TSMC erhöht die 2-nm- und 3-nm-Produktion, weil die KI-Nachfrage das Angebot übersteigt

Taiwan Semiconductor Manufacturing Company hat eine breite Erweiterung seiner Fertigungskapazität an der technologischen Spitze begonnen und Kunden mitgeteilt, dass das Unternehmen die Produktion seiner 2-Nanometer- und 3-Nanometer-Verfahren bis ins kommende Jahr erhöhen wird, weil die Nachfrage nach KI-Beschleunigern dem Angebot weiter vorausläuft. Das geht aus Lieferkettenberichten hervor, die am 14. September in Taiwan veröffentlicht wurden.

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Die Zahlen, über die die United Daily News und andere taiwanische Medien berichteten und die BigGo und der Seoul Economic Daily zusammenfassten, beschreiben eine Foundry, die nahe an ihren physischen Grenzen arbeitet. Die monatliche 3-Nanometer-Waferproduktion dürfte von 120.000 bis 130.000 Ende 2025 auf etwa 180.000 bis zum Ende dieses Jahres steigen und dann auf rund 210.000 pro Monat bis Mitte 2027. Das ist ein Zuwachs von etwa 70 Prozent über 18 Monate. Der neuere 2-Nanometer-Knoten ist in absoluten Zahlen kleiner, legt aber ähnlich schnell zu: Die Produktion soll bis Ende 2026 rund 90.000 Wafer pro Monat erreichen und bis Mitte 2027 etwa 110.000, ein Plus von rund 22 Prozent.

TSMC wollte die internen Ziele nicht bestätigen, und das Unternehmen veröffentlicht keine Kapazitätspläne auf Kundenebene. Die Richtung passt jedoch zu dem, was Führungskräfte den Anlegern im Juli sagten, als das Unternehmen seine Investitionsprognose für das Gesamtjahr auf 60 bis 64 Mrd. US-Dollar anhob, nach rund 50 Mrd. US-Dollar, und erklärte, 70 bis 80 Prozent davon würden in fortschrittliche Verfahren fließen.

Die Nachfrageseite hat nicht nachgelassen

Der Ausbau ist eine direkte Antwort auf die Ausgaben für KI-Infrastruktur. Nvidias Rechenzentrums-GPUs, die Beschleuniger, auf denen die meisten großen Trainings- und Inferenz-Cluster basieren, werden auf TSMCs fortschrittlichen Knoten gefertigt, und die nächste Plattform-Generation Rubin des Unternehmens dürfte den größten Anteil des 3-Nanometer-Hochlaufs antreiben. AMD, Broadcom und die Hyperscaler mit eigenem Silizium stützen sich alle auf dieselbe Spitzenkapazität.

Von der taiwanischen Economic Daily News und TrendForce zitierte Analysten erwarten, dass der 3-Nanometer-Umsatz den 5-Nanometer-Umsatz in der zweiten Hälfte 2026 erstmals überholt, wobei der Quartalsproduktionswert des Knotens 400 Mrd. NT$ übersteigen soll, mehr als 30 Prozent des Gesamtumsatzes. Dieser Meilenstein ist wichtig, weil er zeigt, wo das Geld im Foundry-Geschäft inzwischen sitzt. Der Smartphone-Zyklus, der einst jeden Knotenwechsel prägte, wurde durch einen mehrjährigen KI-Ausbau ersetzt, dessen Käufer Verpflichtungen Jahre im Voraus eingehen.

TSMC erklärte in seiner Bilanzvorlage im Juli, es habe Auftragssichtbarkeit bis 2029 und 2030 gesichert, ein ungewöhnlich langer Horizont für ein Geschäft, das seinen Auftragsbestand historisch in Quartalen maß. „Die Nachfrage nach KI-Chips auf fortschrittlichen Verfahren war sehr stark“, sagte das Unternehmen zu Anlegern und fügte hinzu, die Verträge mit großen Kunden und Cloud-Anbietern wüchsen weiter.

Drei Länder, ein Nadelöhr

Um diese Kapazität aufzubauen, verfolgt TSMC einen Ausbau über drei Standorte. Das Unternehmen errichtet zusätzliche 3-Nanometer-Waferfabriken in Taiwan, in Arizona in den USA und in Japan und stellt zugleich einige bestehende 5-Nanometer-Linien auf 3-Nanometer-Produktion um. Die Umrüstung ist der schnellste Hebel, weil sie bereits abgeschriebene Anlagen wiederverwendet, birgt aber auch ein Risiko: Sollte die KI-Nachfrage nachlassen, bliebe TSMC weniger Kapazität für die ausgereiften Knoten, die weiterhin breite Märkte bedienen.

Das Advanced Packaging wächst parallel zu den Front-End-Linien. TSMC erweitert die Kapazität in seinem Werk AP7 in Chiayi und baut Packaging-Kapazität in Arizona auf, um die Nachfrage nach Chip-on-Wafer-on-Substrate zu decken, dem Verfahren, das GPU-Dies mit High-Bandwidth-Memory verbindet. Das Unternehmen will bis Ende 2028 rund 260.000 CoWoS-Wafer pro Monat erreichen. Das Packaging, nicht die Transistordichte, war in den vergangenen zwei Jahren die engste Einschränkung für die Auslieferung von KI-Beschleunigern, und es bestimmt nach wie vor, wie viele fertige Chips die Kunden erreichen.

Samsung und Intel jagen dieselbe Nachfrage aus einer niedrigeren Position. Samsungs Werk in Taylor, Texas, hat Berichten zufolge seine 2-Nanometer-Ausbeute auf rund 80 Prozent verbessert, ein Niveau, das den Standort kommerziell wettbewerbsfähig machen würde, wenn es hält, und das Unternehmen vertieft Gespräche mit Qualcomm, während es als zweite Quelle für von Broadcom entworfene Teile dient. Intel hat bei der High-NA-EUV-Lithografie einen Vorsprung aufgebaut, nachdem es seinen millionsten High-NA-Testwafer gefertigt hat, und bewirbt sein 18A-Verfahren bei souveränen und Hyperscale-Kunden. OpenAIs Bestätigung, dass Samsung Foundry als Produktions- und Forschungspartner seinem Custom-Silicon-Programm beigetreten ist, zeigt, wie schnell sich die Zweitquellen-Option von der Theorie zur kommerziellen Diskussion bewegt hat.

Nichts davon bedroht bislang TSMCs Position. Das Unternehmen fertigt geschätzt 95 Prozent der weltweit fortschrittlichsten KI-Chips, und jeder bisher angekündigte bedeutende Custom-Beschleuniger, von Googles TPU über Amazons Trainium bis zu OpenAIs Jalapeño, wurde um ein TSMC-Verfahren herum entworfen.

Was der Hochlauf kostet, und wer bezahlt

Ein Kapazitätsplan dieser Größe ist auf eine Weise teuer, die eine Wafer-Tabelle nicht erfasst. TSMC hat sein Investitionsbudget für das Jahr auf 60 bis 64 Mrd. US-Dollar erhöht, und die Abschreibungen, die einem Ausbau dieser Größenordnung folgen, belasten jahrelang die Gewinn- und Verlustrechnung, unabhängig davon, ob jedes Werkzeug voll ausgelastet wird. Die Preise für Spitzen-Wafer sind bereits die höchsten der Branche, und Kunden haben in den vergangenen Jahren Vorauszahlungen und Take-or-Pay-Konditionen akzeptiert, um sich Kontingente zu sichern. Diese Bedingungen verlagern das Risiko auf die Käufer, was erträglich ist, solange die KI-Nachfrage wächst, und schmerzhaft, wenn sie sich abflacht.

Der Ausbau hängt zudem von Zulieferern ab, die selbst an ihrer Kapazitätsgrenze arbeiten. Jede neue Spitzenfab braucht EUV-Lithografieanlagen von ASML, Abscheide- und Ätzanlagen von Applied Materials, Lam Research und Tokyo Electron sowie Arbeitskräfte, die all das installieren und qualifizieren können. Die Lieferzeiten für Anlagen sind lang, und dieselben Zulieferer bedienen Samsung und Intel, die zur selben Zeit bauen. Eine Fabhülle kann termingerecht fertig werden und trotzdem leer stehen, wenn ein Werkzeug zu spät kommt.

Speicher und Packaging verschärfen die Einschränkung. KI-Beschleuniger kombinieren Logik-Dies mit High-Bandwidth-Memory, und die HBM-Produktion ist auf wenige Zulieferer konzentriert, deren Kapazität weit im Voraus ausgebucht ist. TSMCs CoWoS-Packaging-Linien sind der letzte Schritt, bevor ein fertiger Beschleuniger ausgeliefert wird, und sie waren zwei Jahre lang das engste Glied der Kette. Wenn das Packaging das Nadelöhr ist, übersetzt sich zusätzliche Waferkapazität im Front-End nicht eins zu eins in fertige Chips.

Dazu kommt eine geopolitische Ebene. Die Konzentration der fortschrittlichsten Fertigung in Taiwan ist eine strategische Verwundbarkeit, die die USA und Japan seit Jahren abzumildern versuchen, und TSMCs Fabriken in Arizona und Japan sind teils eine Antwort auf diesen Druck. Diese Standorte kosten mehr zu bauen und zu betreiben als ihre taiwanischen Pendants, weshalb die außerhalb Taiwans hinzugefügte Kapazität wahrscheinlich höhere Kosten pro Wafer trägt. Kunden, die eine Quelle außerhalb Taiwans wünschen, zahlen faktisch für Redundanz, die zugleich einem politischen Ziel dient.

Die Roadmap jenseits von 2 nm

TSMC wartet nicht, bis die aktuellen Knoten ausgereift sind, bevor es die nächsten vorbereitet. Das Unternehmen hat erklärt, sein A16-Verfahren, der erste Knoten der Ångström-Klasse mit 1,6 Nanometern, liege im Plan, und entwickelt die Technologien A14, A13 und A12. Zur Unterstützung dieser Knoten arbeitet es mit ASML an 12-Zoll-Photomasken, eine Änderung, die pro Belichtung mehr Dies drucken ließe.

Die Roadmap wirft eine Frage auf, die über der gesamten Branche schwebt: ob Physik und Ökonomie jedes weiteren Knotens mit den Ambitionen der KI-Labore Schritt halten können, die sie kaufen. A16 und seine Nachfolger sollen Backside-Power-Delivery und andere strukturelle Änderungen bringen, kosten aber auch mehr pro Wafer und sind schwerer in hoher Ausbeute zu fertigen. Die Kunden, die sich für sie anstellen, wetten darauf, dass die Leistung pro Watt und nicht die nominelle Dichte darüber entscheidet, ob ein Rechenzentrum seine Kapitalkosten erwirtschaftet.

Was zu beobachten ist

Drei Signale sind für den Rest des Jahres wichtig. Das erste ist, ob der 2-Nanometer-Hochlauf von TSMC seine gesteckten Ziele ohne Ausbeuterückschlag erreicht, was die Entscheidung bestätigen würde, länger als Samsung und Intel mit der Einführung von Gate-All-Around-Transistoren zu warten. Das zweite ist die Investitionsdisziplin: Ein Budget von mehr als 60 Mrd. US-Dollar muss durch Nachfrage gerechtfertigt werden, die planmäßig eintrifft, und ein einziges verzögertes Hyperscaler-Programm kann eine Fablinie unterausgelastet zurücklassen. Das dritte ist, ob die Zweitquellen-Projekte in Texas und Arizona von Absichtserklärungen zu tatsächlichen Waferstarts werden. Geschieht das, ändern sich die Preisgespräche an der Spitze; stocken sie, festigt sich TSMCs Griff auf die KI-Lieferkette weiter.

Vorerst ist die Botschaft des Unternehmens an den Markt schlicht: Es kann Kapazität schneller ausbauen, als es Kunden gewinnen kann, und trotzdem stehen die Kunden weiter Schlange.