Le packaging avancé : le nouveau champ de bataille de l'industrie des semi-conducteurs

Pendant un demi-siècle, l'industrie des semi-conducteurs a fonctionné sur un seul marché : rendez le transistor plus petit et tout devient plus rapide, plus dense et moins cher. Ce marché s'est brisé. Le travail physique de réduction des transistors se poursuit, mais le rendement économique s'est réduit au point que les plus grands gains de performance viennent de plus en plus d'ailleurs : de la manière dont les puces sont assemblées, et non de la manière dont leurs transistors sont dessinés.

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Le packaging avancé, longtemps l'arrière-cour peu glamour de la fabrication de puces, est devenu le véritable champ de bataille de l'industrie. C'est là que se décident désormais la bande passante mémoire, les performances système, le rendement de fabrication et le coût par calcul. Il s'agit d'un basculement durable, non passager, et le comprendre suppose de comprendre pourquoi l'ancien levier a cessé de fonctionner.

Pourquoi l'échelle seule ne suffisait plus

La loi de Moore n'a jamais été qu'une prédiction technologique. C'était un moteur économique. Parce que la densité de transistors doublait à peu près tous les deux ans tandis que le coût de traitement des galettes par unité de surface restait à peu près stable, le coût de fabrication d'un transistor baissait régulièrement, historiquement de 20 à 30 pour cent par an en moyenne. Cette baisse a rendu l'informatique assez bon marché pour être intégrée partout.

Le moteur s'est enrayé. Les travaux de Zvi Or-Bach chez MonolithIC 3D, corroborés plus tard par Milind Shah chez Google, indiquaient que le coût par transistor avait cessé de baisser au nœud de 28 nm et qu'il stagnait, voire augmentait légèrement, depuis. À la pointe, les analyses de l'économie des nœuds avancés décrivent désormais une quasi-inversion : les galettes de 2 nm ont été rapportées à environ 30 000 dollars, soit environ 50 pour cent de plus que les galettes de 3 nm, face à des coûts d'usine de pointe de 15 à 20 milliards de dollars ou plus.

Trois contraintes se renforcent mutuellement :

• La limite du réticule. Les outils de lithographie ne peuvent exposer qu'une certaine surface en une passe. En pratique, cela plafonne une puce monolithique à environ 800 mm², un plafond dur sur la quantité de calcul pouvant tenir sur un morceau de silicium.
• L'économie du rendement. Les grandes puces ont une probabilité exponentiellement plus élevée de capturer un défaut fatal; une puce plus grande signifie donc une fraction plus faible de pièces bonnes par galette.
• Le problème du mauvais nœud. Toutes les fonctions n'ont pas besoin du transistor le plus cher. L'analogique, la RF, les E/S et la SRAM tirent souvent peu ou rien de la pointe, mais elles sont entraînées si elles partagent une puce avec la logique qui en profite.

« Il pourrait s'avérer plus économique de construire de grands systèmes à partir de fonctions plus petites, conditionnées et interconnectées séparément. » — Gordon Moore, 1965

Moore lui-même avait anticipé la réponse il y a des décennies. L'industrie a passé les années suivantes à transformer cette observation en discipline de fabrication.

Ce qu'est réellement le packaging avancé

Le packaging avancé est l'ensemble des techniques permettant d'intégrer plusieurs puces (et parfois d'autres composants, comme des piles de mémoire, des dispositifs passifs ou des moteurs optiques) dans un seul boîtier, reliés par un câblage bien plus dense qu'une carte de circuit conventionnelle ne pourrait jamais offrir. L'ancienne vision traitait le boîtier comme une enveloppe protectrice. La nouvelle le traite comme le système.

La famille s'étend d'un spectre allant du « 2D » (puces côte à côte sur un substrat) au « 2,5D » (puces sur un interposeur ou une couche pont partagés) puis au « 3D » (puces empilées verticalement et reliées à travers le silicium), avec des gradations plus fines entre les deux, que les ingénieurs nomment 2,3D, 3,3D et 3,5D selon les couches qui portent le câblage haute densité.

        ┌─────────────────────────────────────────────┐
        │              System board (PCB)              │
        └─────────────────────────────────────────────┘
                   │  package-to-board solder balls
        ┌─────────────────────────────────────────────┐
        │              Package substrate               │
        │      (organic / glass-core / RDL-based)      │
        └─────────────────────────────────────────────┘
             │  C4 bumps · microbumps · hybrid bond
        ┌────────────┬───────────────┬────────────────┐
        │  HBM stack │  Compute die  │   I/O chiplet  │
        │ (DRAM × N) │    (logic)    │                │
        └────────────┴───────────────┴────────────────┘
              └──── interposer / bridges (2.5D) ────┘

Plus on monte dans cette pile, plus les fils sont courts, plus l'énergie par bit est faible et plus la fabrication est difficile. Presque tous les compromis du packaging avancé sont une variante de cela.

La boîte à outils

Interposeurs et ponts : le cheval de trait du 2,5D

L'architecture dominante pour le calcul haute performance place les puces logiques et la mémoire côte à côte sur un interposeur de silicium partagé, un morceau de silicium dont l'unique tâche est de router des connexions denses entre elles. Le CoWoS de TSMC (Chip-on-Wafer-on-Substrate) en est l'exemple canonique. Sa variante à interposeur de silicium prend en charge des surfaces allant jusqu'à 3,3 fois le réticule (environ 2 700 mm²); les variantes plus récentes à base de RDL et de ponts échangent un peu de densité contre du coût, de la flexibilité et la capacité de monter encore plus haut en échelle. Plutôt que de tout router via un interposeur géant unique, certains designs intègrent de petites puces « pont » ou des interconnexions silicium locales uniquement là où la bande passante est nécessaire, une voie médiane soucieuse des coûts.

HBM : la mémoire comme problème d'empilement

La High-Bandwidth Memory est elle-même un produit de packaging avancé : une pile de puces DRAM reliées par des vias traversants, placée à côté d'une puce logique. Les accélérateurs d'IA vivent ou meurent selon la vitesse à laquelle ils alimentent leurs unités de calcul, ce qui a fait de la HBM l'un des composants les plus stratégiques de l'industrie.

Empiler la HBM plus haut se heurte à la physique et à l'économie. Les modules HBM actuels empilent 8 à 12 puces; viser 20 ou plus signifie que les minuscules microbumps de soudure entre les couches consomment trop de hauteur et ajoutent une résistance thermique, comme IEEE Spectrum l'a documenté. La voie de migration passe par le collage hybride et des puces plus fines, ainsi que par des interfaces plus larges, les générations de HBM sont passées d'environ 1 024 connexions à environ 2 048, selon des présentations de l'industrie sur le collage hybride.

Le collage hybride : passer réellement à la verticale

Le collage hybride assemble deux puces par des connexions directes cuivre-cuivre, sans soudure. Cela permet de réduire drastiquement le pas entre les connexions : des densités de 10 000 à un million de connexions par millimètre carré, à une énergie inférieure à 0,05 picojoule par bit, contre moins d'un millier par mm² pour les microbumps de soudure. Le gain : des chemins plus courts, une consommation plus faible et la possibilité de placer le cache ou la mémoire directement sur la logique. Les coûts : un contrôle de procédé sévère, la préparation des surfaces, la sensibilité aux particules et la précision d'alignement, c'est pourquoi les puces qui passent les tests sont généralement collées puce-à-galette plutôt que galette-à-galette.

UCIe : rendre les chiplets plug-and-play

Pour que les architectures à chiplets tiennent leur promesse de réutilisation, une puce d'un fournisseur doit pouvoir parler à une puce d'un autre. UCIe est le standard ouvert qui tente d'y parvenir, définissant une couche physique puce-à-puce, une couche de liaison et une pile de protocoles qui se mappent sur PCI Express et Compute Express Link. La spécification couvre délibérément deux classes de packaging (un boîtier standard à faible coût pour l'intégration 2D et des boîtiers avancés pour le 2,5D et le 3D économes en énergie) afin qu'une seule conception d'interface puisse être réutilisée sur plusieurs produits. Les révisions ultérieures ajoutent le test, le débogage et la gestion pour les systèmes multi-chiplets, ainsi que des débits de liaison plus élevés.

Le packaging au niveau panneau : la course à l'échelle

Le packaging avancé se construit aujourd'hui surtout sur des galettes rondes de 300 mm, mais le coût du fan-out de grande surface pousse l'industrie vers des panneaux carrés, qui gaspillent moins de matière et traitent plus de surface par étape. Yole Group s'attend à ce que le packaging au niveau panneau croisse de plus de 40 pour cent par an jusqu'en 2031, porté par le fan-out et l'intégration 2,5D pour l'IA et le HPC. Les procédés au niveau panneau sont un candidat de premier plan pour maintenir abordables les grands interposeurs à mesure qu'ils grandissent.

Les acteurs et une nouvelle division du travail

Le packaging avancé redessine la chaîne d'approvisionnement des semi-conducteurs parce qu'il se situe entre la fabrication de galettes en amont et l'assemblage classique.

• Les fonderies. TSMC, Intel et Samsung ont fait du packaging une partie de leurs offres de plateforme, en le regroupant avec la logique de pointe pour que les clients obtiennent un module validé calcul + mémoire + interconnexion. C'est une source de levier importante : la logique de pointe et le packaging qui la rend utilisable arrivent de plus en plus comme un seul ensemble.
• Les OSAT et les équipementiers. Les maisons d'assemblage et de test externalisées et les entreprises qui fournissent leurs outils (systèmes de collage par thermocompression, équipements de collage hybride, métrologie et matériel de manipulation de panneaux) détiennent une grande partie du savoir-faire pratique. La demande d'équipements se déplace vers des puces composites plus grandes, des outils chip-on-panel et le collage hybride.
• EDA et IP. La conception multi-puces est désormais un problème de co-conception couvrant la puce, l'interposeur, le boîtier et la carte. Elle exige un modèle de données partagé et de nouveaux outils de vérification et d'analyse thermique, et les interfaces standard comme UCIe sont ce qui permet de réutiliser des blocs d'IP comme chiplets plutôt que de les redessiner.

La frontière entre « fonderie », « OSAT » et « entreprise de systèmes » s'estompe. Qui contrôle l'interconnexion haute densité contrôle le point d'intégration, et la marge.

L'économie : puces bonnes connues, rendement et coût par transistor

La raison pour laquelle le packaging est devenu stratégique est arithmétique.

Une puce monolithique ne vaut que par son point le plus faible. Divisez-la en quatre puces plus petites et un seul défaut fatal ne gâche qu'un quart du silicium; chaque puce peut être testée avant l'assemblage, et les survivantes réassemblées. Les ingénieurs d'AMD ont modélisé exactement cela pour un premier processeur à chiplets et ont estimé que la conception à quatre chiplets coûtait environ 0,59 fois la version monolithique hypothétique, bien qu'elle ait utilisé un peu plus de silicium au total.

C'est le bon côté. Le mauvais, c'est que le packaging introduit ses propres couches de rendement et de coût :

• Le test des puces bonnes connues. Chaque chiplet doit être testé avant d'être engagé dans un boîtier coûteux. Ce test ajoute du coût et du temps de cycle, mais il évite qu'une seule puce morte détruise un assemblage de grande valeur.
• Le rendement au niveau du boîtier. Les défauts de collage, les défauts d'interposeur, le gauchissement et les particules peuvent tuer un module entièrement assemblé. Le collage hybride puce-à-galette aide en permettant à des puces vérifiées d'être collées sur des puces de base vérifiées.
• Le coût d'intégration. Le livre blanc d'AMD lui-même cite la complexité du packaging, un rendement système global plus faible et la latence comme pénalités réelles de la désagrégation. Diviser une conception n'est pas gratuit.
• La disponibilité des substrats. Les grands substrats organiques et en verre résistants au gauchissement sont une ressource finie, et leur demande est devenue un goulot d'étranglement à part entière.

Le résultat net est que le « coût par transistor » (la métrique qui justifiait autrefois chaque nœud) ne représente plus qu'une partie de l'histoire. Ce qui compte, c'est le coût par boîtier, le coût par watt et le coût par unité de performance livrée, et ceux-ci dépendent fortement de la qualité de l'intégration des puces.

Ce que cela signifie pour les CPU, GPU et accélérateurs

Le manuel des chiplets est désormais visible dans toute l'industrie, mais il n'est pas appliqué de la même manière partout.

Pour les CPU, la désagrégation relève largement du coût et de la modularité. Un processeur de serveur peut associer de nombreuses puces de calcul identiques à une puce d'E/S séparée fabriquée sur un procédé plus ancien et moins cher, puis augmenter le nombre de cœurs et le cache simplement en ajoutant des puces. Les générations modernes d'EPYC d'AMD portent jusqu'à 16 chiplets de calcul autour d'une seule puce d'E/S, partageant le silicium entre les familles de produits et exploitant les bonnes puces bien plus efficacement qu'une conception monolithique ne le ferait.

Pour les accélérateurs d'IA, le packaging est plus proche du produit lui-même. Nvidia et AMD illustrent deux philosophies différentes : une analyse d'analystes oppose le B200 de Nvidia (208 milliards de transistors répartis sur deux chiplets) au MI350 d'AMD, avec 185 milliards de transistors sur huit, en la présentant comme performance d'abord contre coût d'abord. Les deux approches concèdent le même point : les plus grands accélérateurs ne peuvent plus être construits en puces uniques, c'est donc le boîtier (et non le transistor) qui fixe les limites de bande passante mémoire, de distribution d'énergie et d'échelle.

C'est aussi pourquoi la capacité de packaging est devenue un point de blocage stratégique. Une conception peut être prête et les galettes logiques disponibles, mais le produit ne peut toujours pas être livré sans capacité d'interposeur, de HBM et d'assemblage. En ce sens, le centre de gravité de l'industrie s'est déplacé de l'usine vers le boîtier.

Réserves et problèmes ouverts

Le packaging avancé n'est pas une panacée, et il introduit de nouveaux modes de défaillance tout en résolvant les anciens.

• La chaleur. Les puces empilées piègent la chaleur, et les piles mémoire-sur-logique et logique-sur-logique rendent le refroidissement plus difficile précisément là où la densité de puissance est la plus élevée. La gestion thermique, et pas seulement la conception électrique, conditionne désormais la performance.
• La contrainte mécanique. Des matériaux aux coefficients de dilatation thermique différents sont collés ensemble à grande échelle, créant un gauchissement et des problèmes de fiabilité qui augmentent avec la taille du boîtier.
• La distribution d'énergie. Les grands boîtiers à forts courants transitoires sollicitent le réseau de distribution d'énergie; maintenir la tension lors de variations de charge rapides est autant un problème de packaging que de circuit.
• Test et débogage. Une fois les puces collées, il est difficile de les sonder. L'accès au test, la télémétrie et le débogage sur plusieurs chiplets sont des domaines actifs de normalisation.
• La maturité de l'écosystème. Les interfaces standard et les chiplets interopérables progressent, mais le marché plug-and-play des chiplets reste plus une aspiration qu'une réalité. De nombreuses conceptions à fort volume utilisent des liaisons puce-à-puce propriétaires.
• La taxe propre à la désagrégation. Répartir le travail entre puces coûte en latence et en performance par watt. Pour les produits sensibles à la latence ou au coût, les conceptions monolithiques peuvent encore l'emporter.

Ce qu'il faut surveiller

La direction est claire : plus de puces, des connexions plus denses, des boîtiers plus grands et davantage de valeur du système captée au niveau de l'intégration. Les questions intéressantes portent sur les techniques qui passeront du haut de gamme au grand public.

• Les substrats et interposeurs en verre, qui promettent des boîtiers grands plus plats et plus stables dimensionnellement et pourraient atténuer le gauchissement qui limite les substrats organiques.
• Le packaging au niveau panneau, qui doit prouver son rendement et son uniformité avant de détrôner les flux au niveau galette pour les produits à fort volume.
• Le collage hybride en mémoire, qui détermine si la HBM peut continuer à s'empiler plus haut sans dépasser les budgets thermiques et de hauteur.
• UCIe et l'écosystème des chiplets, où les fonctions de test, de gestion et de conformité comptent autant que la bande passante brute.
• L'optique co-packagée, qui déplace les liaisons à haut débit des pistes en cuivre vers le boîtier et pourrait refaçonner l'interconnexion des centres de données.
• La capacité et le coût du packaging avancé, la limite pratique de la vitesse à laquelle tout cela peut monter en échelle.

Rien de tout cela ne rend la mise à l'échelle des transistors sans importance. La logique de pointe reste là où vit le calcul le plus rapide et le plus efficace, et les nœuds continuent de progresser. Mais les rendements viennent désormais de la combinaison des bonnes puces dans le bon boîtier, et non de la réduction indéfinie d'une seule puce. Les compétitions décisives de l'industrie (pour la performance, pour le coût, pour savoir qui contrôle la pile) se livrent au niveau du boîtier. C'est le nouveau champ de bataille, et il le restera longtemps.